ترانزیستورهای GAA چین مسیر دستیابی به عملکرد ۳ نانومتری با DUV را باز کردند
پژوهشگران آکادمی علوم چین (CAS) معماری تازهای برای ترانزیستورهای Gate-All-Around یا GAA توسعه دادهاند که نسبت جریان روشن به خاموش آن از ۵۰۰ هزار فراتر میرود. این دستاورد از نظر تئوری میتواند مسیر دستیابی به عملکردی مشابه گره ۳ نانومتری را با استفاده از تجهیزات لیتوگرافی DUV فراهم کند؛ بااینحال، محدودیتهای فرآیندهای MEOL و اتصالدهی همچنان اجازه دستیابی مستقیم به چگالی کامل گره ۳ نانومتری را نمیدهد.
ترانزیستورها در واقع کلیدهای الکتریکی بسیار کوچکی هستند که جریان را با سرعت بالا قطع و وصل میکنند و مبنای نمایش صفر و یک در پردازندهها و دیگر مدارهای محاسباتی بهشمار میروند. در تراشههای امروزی میلیاردها ترانزیستور وجود دارد. معماریهای قدیمیتر FinFET ساختاری شبیه باله دارند، اما GAA کانال الکتریکی را از اطراف دربرمیگیرد و بنابراین کنترل دقیقتری بر عبور جریان ایجاد میکند.
CAS میگوید ترانزیستورهای جدید با نسبت روشن به خاموش بیش از ۵۰۰ هزار ساخته شدهاند؛ یعنی جریان عبوری در حالت روشن بیش از ۵۰۰ هزار برابر حالت خاموش است. چنین نسبت بالایی نشاندهنده کنترل الکتریکی بسیار مناسب و کاهش چشمگیر جریان نشتی است. نکته مهم دیگر این است که پژوهشگران برای ساخت این ساختار از ماشینهای لیتوگرافی DUV استفاده کردهاند، نه تجهیزات پیشرفتهتر EUV.
نور مورد استفاده در لیتوگرافی DUV بهطور معمول برای ایجاد مدارهایی در سطح ۳ نانومتر کافی نیست، اما روشهایی مانند چندالگوسازی میتوانند با تکرار مراحل اچ، الگوهای بسیار ریزتری ایجاد کنند. همچنین لیتوگرافی DUV غوطهوری با استفاده از آب فوقخالص، وضوح لیزر را افزایش میدهد و امکان تولید مدارهایی در سطح ۷ نانومتر را فراهم میکند. CAS اکنون مدعی ایجاد مسیری برای عملکرد معادل ۳ نانومتر است.
در فرآیند ساخت تراشه، بخش FEOL مسئول ایجاد ترانزیستورها است. کنترل بهتر جریان در GAA جدید میتواند امکان افزایش فاصله بالهها یا Fin Pitch را فراهم کند؛ زیرا با فاصلهگذاری بازتر نیز میتوان به عملکردی نزدیک به معماری FinFET متراکمتر رسید. بااینحال، این مزیت بهتنهایی تمام موانع ساخت تراشه را برطرف نمیکند و بخشهای مربوط به اتصالات همچنان محدودیت مهمی ایجاد میکنند.
فرآیند MEOL وظیفه ایجاد اتصالهای فلزی میان ترانزیستورها و مدار گستردهتر را برعهده دارد و شامل ایجاد شیارها یا حفرههای بسیار دقیق و پرکردن آنها با فلز است. پس از آن، BEOL لایههای بالاتر سیمکشی فلزی را میسازد. در این ساختار، M0 پایینترین لایه فلزی و یکی از دشوارترین بخشها برای ساخت است، زیرا به ترانزیستورها نزدیکتر و ظریفتر از لایههای بالاتر است.
به گفته تحلیلگر نیمههادی با نام aog T، شیار یا حفره تماس در MEOL و لایه M0 در BEOL از چالشهای ماندگار SMIC هستند؛ زیرا بهبود معماری GAA نمیتواند مستقیماً این بخشها را آسانتر کند. حتی Poly Pitch، یعنی فاصله میان گیتها، نیز تحت تأثیر پیچیدگی MEOL قرار دارد. بنابراین، دستاورد جدید CAS بیشتر یک مسیر برای بهبود عملکرد و چگالی است تا راهحلی کامل برای تمام مراحل ساخت.
با وجود این محدودیتها، افزایش Fin Pitch میتواند به SMIC اجازه دهد ارتفاع سلول منطقی را با تغییر از M0 پنجمسیره به چهارمسیره کاهش دهد. در نتیجه، سلولهای منطقی G57H198 یا G54H198 با چگالی حدود ۱۳۷.۸ میلیون ترانزیستور در هر میلیمتر مربع مطرح میشوند؛ رقمی تقریباً همسطح چگالی گره ۵ نانومتری TSMC. در این حالت، عملکرد معادل ۵ نانومتر هدف عملیتری خواهد بود.
در کنار این مسیر، هواوی و SMIC روی بهبودهای معماری دیگری کار میکنند، هواوی بهتازگی نسل بعدی تراشههای Ascend 960 را به نمایش گذاشته و با استفاده از LogicFolding، زمان عرضه این خانواده را از سهماهه سوم ۲۰۲۷ به سهماهه اول همان سال جلو انداخته است. LogicFolding مدارهای منطقی را بهصورت عمودی روی هم قرار میدهد تا چگالی محاسباتی افزایش یابد، حتی اگر تراکم ترانزیستورها در هر مدار بیشتر نشود.
این روش همچنین مسیرهای سیگنال را کوتاهتر میکند و از اتصالهای عمودی با گام بسیار ریز، حتی در مقیاس میکرومتر، بهره میگیرد. به این ترتیب، لایههای فعال سیلیکونی جداگانه میتوانند از نظر عملکرد مانند یک واحد یکپارچه عمل کنند. مجموع این رویکردها نشان میدهد که در شرایط محدودیت دسترسی چین به فناوریهای پیشرفته لیتوگرافی، معماری ترانزیستور و روشهای بستهبندی و اتصالدهی به بخش مهمی از مسیر افزایش توان تراشه تبدیل شدهاند.
